์ ์: Jialiang Fan, Weizhe Xu, Oleg Sokolsky, Insup Lee, Fanxin Kong | ๋ ์ง: 2026 | DOI: 10.48550/ARXIV.2606.00773 📄 PDF
Figure 1: SafeVLA-Bench overview. SafeVLA-Bench combines task-aware STL safety specifica-
๋ณธ ๋ ผ๋ฌธ์ VLA ๋ฒค์น๋งํฌ์์ ๋์ ์์ ์ฑ๊ณต๋ฅ ์ด ์์ ํ ์คํ์ ๋ณด์ฅํ์ง ์๋ ๋ฌธ์ ๋ฅผ ์ง์ ํ๊ณ , SafeVLA-Bench๋ฅผ ์ ์ํ์ฌ Signal Temporal Logic (STL) ๊ธฐ๋ฐ์ ํ์ํ๋ ์์ ์ฌ์๊ณผ Success-But-Unsafe (SBU), Violation Severity Index (VSI) ๋ฉํธ๋ฆญ์ ํตํด ์ฑ๊ณต-์์ ๊ฐ๊ทน์ ์ ๋ํํ๋ค.
Figure 1: SafeVLA-Bench overview. SafeVLA-Bench combines task-aware STL safety specifica-
ํต์ฌ ์ฑ๊ณผ:
Figure 1: SafeVLA-Bench overview. SafeVLA-Bench combines task-aware STL safety specifica-
ํ์ ์ฐ๊ตฌ ๋ฐฉํฅ:
์ดํ: SafeVLA-Bench๋ VLA ๋ฒค์น๋งํฌ์์ ๊ฐ๊ณผ๋์ด ์จ ์ฑ๊ณต-์์ ๊ฐ๊ทน์ ๋ช ํํ ๋๋ฌ๋ด๊ณ , ํ์ํ๋๊ณ ์ด์ ๊ฐ๋ฅํ ํ๊ฐ ํ๋ ์์ํฌ๋ฅผ ์ ๊ณตํจ์ผ๋ก์จ ๋ก๋ด ์์ ์ฐ๊ตฌ์ ์ค์ํ ๊ธฐ์ฌ๋ฅผ ํ๋ค. ๋ค๋ง ์๋ฎฌ๋ ์ดํฐ ์ถฉ์ค๋, ์๊ณ๊ฐ ๋ณด์ ์ ํ๊ณ, ํ์ค ํ๊ฒฝ ๊ฒ์ฆ ๋ถ์ฌ ๋ฑ์ ์ ์ฝ์ด ์๋ค.